طراحی فلیپ‌فلاپ‌های جدید سه‌سطحی در نانوالکترونیک با استفاده از CNFET
محورهای موضوعی : مهندسی برق و کامپیوترکتایون رهبری 1 , سیدعلی حسینی 2 *
1 - انشکده مهندسی کامپیوتر و برق، دانشگاه آزاد اسلامی واحد یادگار امام خمینی
2 - دانشكده مهندسي كامپيوتر و برق، دانشگاه آزاد اسلامی واحد یادگار امام خمینی
کلید واژه: فلیپ‌فلاپ, مدارات سه‌سطحی, ترانزیستور نانوکربنی,
چکیده مقاله :
استفاده از مدارات چندسطحی می‌تواند باعث کاهش اتصالات داخل تراشه شود. کاهش اتصالات داخل تراشه‌ها باعث کاهش حجم تراشه و اتلاف توان در اتصالات می‌گردد. در سالهای اخیر با توجه به توانایی نانوالکترونیک در طراحی مدارات چندسطحی، تحقیقاتی در این زمینه رونق گرفته است. مدارات ترتیبی، فلیپ‌فلاپ‌ها از اجزای مهم پردازنده‌ها و مدارات VLSI هستند. در این مقاله برای اولین بار، فلیپ‌فلاپ سه‌سطحی با پالس ژنراتور پیشنهاد گردیده و همین طور فلیپ‌فلاپ دیکد باینری به سه‌سطحی و نیز اولین فلیپ‌فلاپ با استفاده از بافر معرفی شده و سپس این فلیپ‌فلاپ‌ها با خودشان و مدارات قبلی مقایسه شده‌اند. همچنین از این فلیپ‌فلاپ‌ها در طراحی شمارنده سه‌سطحی استفاده شده است. نتایج شبیه‌سازی با نرم‌افزار HSPICE بیانگر عملکرد صحیح مدارات پیشنهادی می‌باشد. در مدل فلیپ‌فلاپ پالس ژنراتور STI %20، در فلیپ‌فلاپ SP %30 و در فلیپ‌فلاپ با بافر 30% بهبود در تأخیر و کاهش در تعداد ترانزیستور وجود دارد. همین طور در جدول مقایسه، مزایا و معایب هر کدام مورد بررسی قرار گرفته است.
Using multi-valued logic can reduce chip interconnections, which can have a direct effect on chip area and interconnections power consumption. In recent years, due to the ability of Nano electronics in the design of multi-level circuits, research in this field has flourished. The sequential circuits, flip-flops are important components of processors and VLSI circuits. In this paper, for the first time, a ternary flip-flop with a pulse generator has been proposed, and also a ternary binary-decode flip-flop and the first flip-flop using a buffer have been introduced. Then these flip-flops are compared with themselves and previous circuits. Also, these flip-flops have been used in the design of the ternary counter. The simulation results with HSPICE software show the correct performance of the proposed circuits. There is a 20% improvement in delay and a reduction in the number of transistors in the STI pulse generator flip-flop model, 30% in the SP flip-flop, and 30% in the buffer flip-flop. Also, in the comparison table, the advantages and disadvantages of each have been examined.
[1] M. Mukaidono, "Regular ternary logic functions ternary logic functions suitable for treating ambiguity," IEEE Trans. Computers, vol. 35, no. 2, pp. 179-183, Feb. 1986.
[2] A. Heung and H. T. Mouftah, "Depletion/enhancement CMOS for a lower power family of three-valued logic circuits," IEEE J. Solid-State Circuits, vol. 20, no. 2, pp. 609-616, Apr. 1985.
[3] M. H. Moaiyeri, Z. M. Taheri, M. Rezaei Khezeli, and A. Jalali, "Efficient passive shielding of MWCNT interconnects to reduce crosstalk effects in multiple-valued logic circuits," IEEE Trans. Electromagn. Compat., vol. 61, no. 5, pp. 1593-1601, Oct. 2019.
[4] M. Rezaei Khezeli, M. H. Moaiyeri, and A. Jalali, "Comparative analysis of simultaneous switching noise effects in MWCNT bundle and Cu power interconnects in CNTFET-based ternary circuits," IEEE Trans. Very Large Scale Integr. (VLSI) Syst., vol. 27, no. 1, pp. 37-46, Jan. 2019.
[5] K. Rahbari and S. A. Hosseini, "Novel ternary D-flip-flap-flop and counter based on successor and predecessor in nanotechnology," AEU Int. J. Electron. Commun., vol. 109, pp. 107-120, Sept. 2019.
[6] K. Rahbari and S. A. Hosseini, "Design of ternary logic gates and buffer based memory cell in nanoelectronics," International J. of Electronics, vol. 109, no. 11, pp. 1973-1995, 2022.
[7] A. Akturk, G. Pennington, N. Goldsman, and A. Wickenden, "Electron transport and velocity oscillations in a carbon nanotube," IEEE Trans. Nanotechnical, vol. 6, no. 4, pp. 469-474, Jul. 2007.
[8] A. Raychowdhury and K. Roy, "Carbon nanotube electronics: design of high-performance and low-power digital circuits," IEEE Trans. on Circuits Syst. I, Reg. Papers, vol. 54, no. 11, pp. 2391-2401, Nov. 2007.
[9] M. Moonesan, R. F. Mirzaee, M. S. Daliri, and K. Navi, "Robust fuzzy SRAM for accurate and ultra-low-power MVL and fuzzy logic applications," Electronics Letters, vol. 52, no. 25, pp. 2032-2034, Dec. 2016.
[10] Stanford Nanoelectronics Lab, VS-CNFET Model: Stanford University Virtual Source CNFET Model [Online]. (2008) Available: https://nano.stanford.edu/downloads/vs-cnfet-model.
[11] J. Shaikh and F. Rahman, "High speed and low power preset-able modified TSPC D flip-flop design and performance comparison with TSPC D flip-flop," in Proc. Int. Symp. on Devices, Circuits and Systems, 4 pp., Howrah, India, 29-31 Mar. 2018.
[12] J. Deng, et al., "Carbon nanotube transistor circuits: circuit-level performance benchmarking and design options for living with imperfections," in Proc. Int. Solid State Circuits Conf., pp. 70-588, Howrah, India, San Francisco, CA, USA, 11-15 Feb. 2007.
[13] M. Aguirre-Hernandez and M. Linares-Aranda, "A clock-gated pulse-triggered D flip-flop for low-power high-performance VLSI synchronous systems," in Proc. Int. Caribbean Conf. on Devices, Circuits and Systems, pp. 293-297, Playa del Carmen, Mexico, 26-28 Apr. 2006.
[14] M. H. Moaiyeri, A. Doostaregan, and K. Navi, "Design of energy-efficient and robust ternary circuits for nanotechnology," IET Circuits, Devices, Syst, vol. 5, no. 4, pp. 285-296, Jul. 2011.
[15] E. Shahrom, S.A Hosseini, "A new low power multiplexer based ternary multiplier using CNTFETs," AEU International Journal of Electronics and Communications, vol.15, no. 4, pp. 191-207,2018.
[16] S. Tabrizchi and K. Navi, "Novel CNTFET ternary circuit technoloques for high-performance and rnergy-efficient design," IET Circuits, vol. 13, no. 2, pp. 193-202, Mar. 2019.
[17] M. Takbiri and K. Navi, "Analysis review of noise margin in MVL: clarification of a deceptive matter," Circuits and System, vol. 38, pp. 4280-4301, 2019.
[18] M. Ghelichkhan, S. A. Hosseini, and S. H. Pishgar Komleh, "Multi-digit binaryto-quaternary and quaternary-to-binary converters and their applications in nanoelectronics," Circuits Syst. Signal Process., vol. 39, pp. 1920-1942, 2020.
[19] S. Kim and T. Lim, "An optimal gate design for the synthesis of ternary logic circuits," in Proc. 23rd Asia and South Pacific Design Automation Conf., ASP-DAC'18, pp. 476-481, Jeju, South Korea, 22-25 Jan. 2018.
[20] M. Shahangian, S. A. Hosseini, S. H. Pishgarkomleh, "Design of a multi-digit binary to ternary convert based on CNTFETs," Circuits and systems and Signal Processing, vol. 38, pp. 2544-2563, 2019.
[21] S. A. Hosseini, S. Etezadi, "A novel very low-complexity multi-valued logic comparator in nanoelectronics," Circuits and systems and Signal Processing, vol. 38, pp. 4056-4078, 2019.
[22] M. H. Moayeri and M. K. Q. Jooq, "Breaking the limits in ternary logic: an ultra efficient auto backup/restore nonvolatile ternary flip-flop using negative capacitance CNTFET technology," IEEE Access, vol. 9, pp. 132641-132651, 2021.
[23] A. A. Javadi, M. Morsali, and H. M. Moayeri, "Magnetic nonvolatile flip-flops with spin-hall assistance for power gating in ternary systems," J. of Computational Electronics, vol. 19, no. 3, pp. 175-1186, Sept. 2020.
[24] T. Sharma and L. Kumre, "Design of unbalanced ternary counters using shifting literals based D-Flip-Flops in carbon nanotube technology," Elsevier, Computer and Electronic J., vol. 93, Article ID: 107249, Jul. 2021.
[25] R. Faghih Mirzaee and N. Farahani, "Design of a ternary edge-triggered D flip-flap-flop for multiple-valued sequential logic," J. of Low Power Electronics, vol. 13, no. 1, pp. 36-46, Mar. 2017.
نشریه مهندسی برق و مهندسی کامپیوتر ایران، الف- مهندسی برق، سال 21، شماره 3، پاییز 1402 167
پژوهشی
طراحی فلیپ‌فلاپ‌های جدید سه‌سطحی در نانوالکترونیک
با استفاده از CNFET
کتایون رهبری و سیدعلی حسینی
چکیده: استفاده از مدارات چندسطحی می‌تواند باعث کاهش اتصالات داخل تراشه شود. کاهش اتصالات داخل تراشه‌ها باعث کاهش حجم تراشه و اتلاف توان در اتصالات می‌گردد. در سالهای اخیر با توجه به توانایی نانوالکترونیک در طراحی مدارات چندسطحی، تحقیقاتی در این زمینه رونق گرفته است. مدارات ترتیبی، فلیپ‌فلاپ‌ها از اجزای مهم پردازنده‌ها و مدارات VLSI هستند. در این مقاله برای اولین بار، فلیپ‌فلاپ سه‌سطحی با پالس ژنراتور پیشنهاد گردیده و همین طور فلیپ‌فلاپ دیکد باینری به سه‌سطحی و نیز اولین فلیپ‌فلاپ با استفاده از بافر معرفی شده و سپس این فلیپ‌فلاپ‌ها با خودشان و مدارات قبلی مقایسه شده‌اند. همچنین از این فلیپ‌فلاپ‌ها در طراحی شمارنده سه‌سطحی استفاده شده است. نتایج شبیه‌سازی با نرم‌افزار HSPICE بیانگر عملکرد صحیح مدارات پیشنهادی می‌باشد. در مدل فلیپ‌فلاپ پالس ژنراتور STI %20، در فلیپ‌فلاپ SP %30 و در فلیپ‌فلاپ با بافر 30% بهبود در تأخیر و کاهش در تعداد ترانزیستور وجود دارد. همین طور در جدول مقایسه، مزایا و معایب هر کدام مورد بررسی قرار گرفته است.
کلیدواژه: فلیپ‌فلاپ، مدارات سه‌سطحی، ترانزیستور نانوکربنی.
1- مقدمه
یکی از مشکلات مدارات باینری، تعداد بالای اتصالات مدار است که باعث افزایش حجم تراشه و اتلاف توان در اتصالات می‌شود. یکی از راه‌حل‌ها برای کاهش اتصالات، استفاده از مدارات چندسطحی است. در مدارات چندسطحی به‌دلیل اینکه از هر خط، تعداد اطلاعات بیشتری عبور می‌کند می‌توان خطوط انتقال اطلاعات و اتصالات تراشه را کاهش داد. ظهور و کشف فناوری‌های جدید طی دهه‌های گذشته، فرصت‌هایی جدید را برای بلوغ منطق سه‌سطحی در صنعت نیمه‌هادی ایجاد کرده است [1]. از اهداف مهم مدارات چندسطحی می‌توان به کاهش تعداد اتصالات در تراشه‌ها اشاره کرد که در نتیجه منجر به کاهش اتلاف توان مصرفی در اتصالات و نیز کاهش حجم تراشه می‌گردد [2]. همچنین در سالهای اخیر، کاهش ابعاد ترانزیستورها با مشکلاتی از قبیل تأثیرات کوانتومی، تونل‌زنی گیت، هزینه‌های بالای لیتوگرافی و افزایش جریان نشتی همراه بوده که از این رو محققان را به جایگزینی ترانزیستورهای MOS با فناوری‌های جدید نانو تشویق کرده است.
ترانزیستورهای کربن نانوتیوب CNFET با توجه به عملکرد بالا و همچنین توان مصرفی کم، گزینه مناسبی برای جایگزینی ترانزیستورهای MOS هستند [3]. از ویژگی خوب این ترانزیستورها می‌توان به تغییر ولتاژ آستانه با توجه به تغییر قطر نانوتیوب‌ها اشاره کرد که می‌توان از آنها در طراحی مدارات چندسطحی با پیچیدگی کمتر و ساده‌تر استفاده نمود [4]. از جمله کارهایی که در این زمینه انجام گرفته می‌توان به شمارنده سه‌سطحی [5]، سلول حافظه [6]، تمام جمع‌کننده [7] تا [10]، گیت‌های چهارسطحی [11] و مقایسه‌کننده [12] اشاره کرد. از مهم‌ترین مسائل برای رسیدن به اهداف مدارات چندسطحی، طراحی با پیچیدگی کم و نزدیک به مدارات باینری است؛ اما از طرفی مدارات چندسطحی دارای حاشیه نویز کمتری با توجه به افزایش سطوح منطق‌ها هستند و طراحی با داشتن حاشیه نویز بیشتر، حائز اهمیت است. از طرف دیگر حاصل‌ضرب توان در تأخیر کمتر (PDP) از مهم‌ترین مسایل در طراحی مدارات VLSI می‌باشد.
مدارات فلیپ‌فلاپ، شمارنده ارکان بسیار مهمی در مدارات ترتیبی
در طراحی پردازنده‌ها می‌باشند. فلیپ‌فلاپ‌ها عناصر اصلی ذخیره‌سازی هستند که به‌طور گسترده‌ای در انواع طرح‌های دیجیتال مورد استفاده قرار می‌گیرند. به‌ویژه، امروز طرح‌های دیجیتالی، اغلب تکنیک‌های خط لوله را اتخاذ می‌کنند و بسیاری از ماژول‌های غنی از فلیپ‌فلاپ مانند رجیسترها، شیفت رجیسترها را به‌کار می‌گیرند [13]. بنابراین فلیپ‌فلاپ‌ها بخش قابل توجهی از ناحیه تراشه و مصرف انرژی را در طراحی کلی سیستم به خود اختصاص می‌دهند. در مقایسه با کارهای گذشته، فلیپ‌فلاپ‌های ناشی از پالس ژنراتور به‌دلیل ساختار تک لچ، محبوبیت بیشتری نسبت
به FFهای مستراسلیو در برنامه‌های پرسرعت دارند و علاوه بر مزیت سرعت، سادگی مدار آنها باعث کاهش مصرف انرژی سیستم کلاک می‌شود. از طرفی کاهش تعداد ترانزیستور باعث کاهش اتصالات می‌گردد. P-FF متشکل از یک مولد پالس برای سیگنال و یک لچ قفل‌کننده برای ذخیره داده‌هاست. اگر پالس‌های محرک کاملاً باریک باشند، قفل مانند یک FF حساس به لبه عمل می‌کند و از آنجا که تنها یک لچ قفل‌کننده مورد نیاز است، در مقایسه با فلیپ‌فلاپ مستراسلیو از پیچیدگی کمتری برخوردار می‌باشد. P-FF همچنین امکان استقرار زمان در مرزهای چرخه کلاک را دارد [14]. با وجود این مزایا، مدار تولید پالس برای مقابله با تغییرات احتمالی در فناوری فرایند و شبکه توزیع سیگنال، نیاز به کنترل عرض پالس دارد. در این مقاله برای اولین بار فلیپ‌فلاپ سه‌سطحی با پالس ژنراتور، پیشنهاد و همین طور فلیپ‌فلاپ دیکدکردن باینری به سه‌سطحی و نیز اولین فلیپ‌فلاپ با استفاده از بافر معرفی شده است. تمامی فلیپ‌فلاپ‌ها در طراحی‌های قبلی دارای تعداد ترانزیستور بیشتر به‌دلیل ساختار مستراسلیو هستند که در ساختار تک لچ، تعداد ترانزیستور
[1] این مقاله در تاریخ 10 دی ماه 1401 دریافت و در تاریخ 29 اردیبهشت ماه 1402 بازنگری شد.
کتایون رهبری، دانشکده مهندسی کامپیوتر و برق، دانشگاه آزاد اسلامی واحد یادگار امام خمینی، تهران، ایران، (email: katirahbari@yahoo.com).
سیدعلی حسینی (نویسنده مسئول)، دانشكده مهندسي كامپيوتر و برق،
دانشگاه آزاد اسلامی واحد یادگار امام خمینی، تهران، ایران،
(email: sal_hosseiny@yahoo.com).
شکل 1: شماتیک یک ترانزیستور نانوتیوب کربنی [18].
شکل 2: فلیپ‌فلاپ سنتی.
جدول 1: معکوس‌کننده‌های سه‌سطحی.
NTI | PTI | STI | Input X |
2 | 2 | 2 | 1 |
0 | 2 | 1 | 1 |
0 | 0 | 0 | 2 |
کاهش یافته است. همچنین این فلیپ‌فلاپ‌ها با خودشان و مدارات قبلی مقایسه گردیده‌اند و از آنها برای اولین بار در طراحی شمارنده سه‌سطحی استفاده شده است. نتایج شبیه‌سازی با نرم‌افزار HSPICE بیانگر عملکرد صحیح مدارات پیشنهادی می‌باشد. همچنین روش پیشنهادی و روش‌های گذشته با هم مقایسه و ارزیابی شده و مزایا و معایب هر کدام نیز مورد بررسی قرار گرفته است.
2- تئوری ترانزیستور نانولوله کربنی
ساختار CNFET شبیه MOS است با این تفاوت که دیواره تک‌جداره نانوتیوب کربنی بین درین و سورس شبیه کانال هدایت عمل می‌کند [15]. یک نانولوله کربنی تک‌جداره بسته به زاویه کایرال می‌تواند به‌عنوان یک هادی یا نیمه‌هادی عمل کند که با جفت عدد صحیح 
نشان داده می‌شود. با درنظرگرفتن شاخص مشخص می‌گردد که نانولوله کربن، فلزی یا نیمه‌هادی است. در صورتی که 
یا 
باشد، نانولوله یک رسانا و در غیر این صورت نیمه‌هادی است [16].
شکل 1 ساختار مداری CNFET را نشان می‌دهد [17] و [18]. همچنین عملکرد ترانزیستورهای نانولوله کربنی، وقتی ولتاژ گیت 
است می‌تواند به‌صورت یک سوئیچ عمل کند. با قطر 487/1 نانومتر کلید وصل و با قطر 783/0 کلید باز است [19].
3- مدارات پیشنهادی
3-1 فلیپ‌فلاپ پیشنهادی با ساختار STI
ابتدا در شکل 2 ساختار فلیپ‌فلاپ سنتی آمده که از دو لچ مستراسلیو ساخته شده است. گیت انتقالی اول برای اعمال ورودی و گیت انتقالی دوم برای قطع و وصل حلقه لچ می‌باشد. وقتی سیگنال کلاک "0" است، در لچ مستر اولین گیت انتقالی، ورودی را انتقال می‌دهد. دومین گیت قطع است و در نتیجه خروجی، همان حالت قبل را حفظ می‌کند و لچ اسلیو همان حالت قبل را نشان می‌دهد. وقتی سیگنال کلاک "2" است، لچ مستر قطع شده و گیت انتقالی لچ اسلیو، ورودی را انتقال می‌دهد و در نتیجه خروجی برابر با ورودی می‌شود.
در اینجا برای اولین بار به‌جای استفاده از ساختار مستراسلیو در فلیپ‌فلاپ‌های سه‌سطحی از ساختار پالس ژنراتور استفاده گردیده و فلیپ‌فلاپ‌های سه‌سطحی بر پایه ساختار پالس ژنراتور طراحی شده‌اند (شکل 3). فلیپ‌فلاپ ناشی از پالس ژنراتور به‌دلیل ساختار تک لچ، محبوبیت بیشتری نسبت به فلیپ‌فلاپ‌های مستراسلیو در مدارات باینری پرسرعت دارد. علاوه بر مزیت سرعت، سادگی مدار آن باعث کاهش مصرف انرژی سیستم کلاک می‌شود. فلیپ‌فلاپ‌هایی که بر پایه پالس ژنراتور PG-FFF هستند، متشکل از یک مولد پالس برای سیگنال و یک لچ قفل‌کننده برای ذخیره داده‌ها هستند. اگر پالس‌های محرک کاملاً باریک باشند، قفل مانند یک فلیپ‌فلاپ حساس به لبه عمل می‌کند. از آنجا که تنها یک لچ قفل‌کننده نیاز است، فلیپ‌فلاپ تك لچ در مقایسه با فلیپ‌فلاپ مستراسلیو از پیچیدگی کمتری برخوردار است. در شکل 3 لچ فلیپ‌فلاپ با استفاده از STI و مدار پالس ژنراتور آورده شده است.
(الف)
(ب)
شکل 3: فلیپ‌فلاپ با استفاده از (الف) STI و (ب) پالس ژنراتور.
(الف)
(ب)
شکل 4: عملکرد پالس ژنراتور، (الف) مدار NAND و (ب) مدار STI.
شکل 5: لچ SP-D با ساختار پالس ژنراتور.
عملکرد این مدار شکل 4 می‌باشد و به این صورت است که کلاک زمانی که "0" است، خروجی پالس ژنراتور صفر می‌شود؛ اما زمانی که کلاک "2" می‌شود به‌دلیل وجود خازن با تأخیر ناچیزی، خروجی NOT صفر می‌شود و در این مدت تأخیر، خروجی پالس ژنراتور "2" می‌شود که مقدار عرض پالس مورد نیاز برای تغییرات در ساختار را تولید می‌کند. انتخاب مقدار خازن و همچنین قطر و تعداد نانوتیوب‌ها برای تنظیم عرض پالس مورد نیاز بسیار حائز اهمیت است؛ زیرا باعث می‌شود که ساختار همانند فلیپ‌فلاپ مستراسلیو عمل کند. همچنین تعداد ترانزیستور از 34 در نوع مستراسلیو به 24 عدد کاهش یافته است.
همان طور که در ساختار بعدی مشاهده می‌شود، شکل 5 فلیپ‌فلاپ با پالس ژنراتور ساختار طراحی‌شده در [5] است که نحوه عملکرد این مدار نیز همانند قسمت قبل می‌باشد. زمانی که کلاک "0" است، گره edge صفر بوده و حلقه لچ همان حالت قبلی را نشان می‌دهد و وقتی کلاک "2" است، با وجود خازن با تأخیر گره edge، صفر و در یک لحظه کوتاه،
شکل 6: فلیپ‌فلاپ پیشنهادی با بافر.
شکل 7: فلیپ‌فلاپ پیشنهادی با بافر و استفاده از پالس ژنراتور.
شکل 8: فلیپ‌فلاپ دیکد باینری به سه‌سطحی.
گیت انتقالی فعال می‌شود و ورودی را به خروجی انتقال می‌دهد.
3-2 فلیپ‌فلاپ سه‌سطحی پیشنهادی با بافر
در اینجا فلیپ‌فلاپ جدیدی معرفی شده که با استفاده از بافر، طراحی گردیده است. در شکل 6 حالت مستراسلیو آن معرفی شده که می‌تواند حساس به لبه بالارونده یا پایین‌رونده باشد. در اینجا وقتی کلاک "0" است گیت انتقالی اول، ورودی را به خروجی لچ اول از طریق بافر انتقال می‌دهد و لچ دوم قفل می‌باشد و همان خروجی قبل را نشان می‌دهد؛ اما وقتی کلاک "2" می‌شود خروجی لچ اول در حالت قبل از طریق لچ دوم به خروجی انتقال پیدا می‌کند و ورودی به خروجی از طریق لچ دوم انتقال می‌یابد که همانند فیلپ‌فلاپ‌های سنتی عمل می‌کند. شکل 7 همان لچ پیشنهادی اما با ساختار پالس ژنراتور است که عملکرد آن مانند عملکرد فلیپ‌فلاپ سنتی می‌باشد که در قبل توضیح داده شد.
3-3 فلیپ‌فلاپ سه‌سطحی پیشنهادی با باینری
برای رسیدن به حاشیه نویز بالا در اینجا فلیپ‌فلاپ سه‌سطحی جدیدی معرفی شده که از فلیپ‌فلاپ باینری، انکدر و PTI و NTI تشکیل شده است. به‌دلیل استفاده از فلیپ‌فلاپ باینری، حاشیه نویز بالایی حدود به‌دست می‌آید. ساختار پیشنهادی در شکل 8 معرفی گردیده و ساختمان داخلی آن در شکل 9 آمده است. نحوه عملکرد این فلیپ‌فلاپ به این صورت می‌باشد که وقتی ورودی "0" است، خروجی NTI و
PTI هر دو برابر "2" منطقی است. زمانی که کلاک "2" می‌باشد، لچ فلیپ‌فلاپ‌ها قادر به انتقال "2" منطقی به خروجی خود یعنی ورودی انکدر هستند و انکدر به این صورت عمل می‌کند که زمانی که هر دو ورودی آن "2" منطقی باشد، T1 و T6 روشن می‌شوند و خروجی انکدر برابر "0" منطقی می‌شود که با همان ورودی مدار پیشنهادی برابر است. حال با تغییر کلاک از "2" به "0"، فلیپ‌فلاپ‌های باینری همان حالت قبل خود را عبور می‌دهند؛ پس خروجی انکدر بی‌تغییر می‌ماند.
وقتی ورودی "1" منطقی باشد، خروجی 
و 
است. زمانی که کلاک "2" منطقی باشد فلیپ‌فلاپ‌های باینری، ورودی را به خروجی منتقل می‌کنند و در نتیجه ورودی انکدر "0" و "2" منطقی است؛ پس طبق عملکرد انکدر T1 و T4 روشن می‌شوند و خروجی برابر با
(الف)
(ب)
شکل 9: ساختمان داخلی فلیپ‌فلاپ دیکد به باینری، (الف) فلیپ‌فلاپ باینری و (ب) انکدر.
شکل 10: شمارنده [5].
"1" منطقی می‌شود که با همان ورودی برابر است. زمانی که کلاک "0" می‌شود فلیپ‌فلاپ‌ها همان حالت قبل خود را حفظ می‌کنند و در نتیجه تغییری در خروجی به‌وجود نمی‌آید.
زمانی که ورودی "2" منطقی است، خروجی NTI و PTI برابر "0" می‌باشد. زمانی که کلاک "2" است فلیپ‌فلاپ‌های باینری فعال بوده و "0" را به انکدر انتقال می‌دهند که عملکرد انکدر به این صورت است که اگر هر دو ورودی "0" باشد، T4 و T5 روشن می‌شوند و خروجی برابر "2" منطقی می‌شود که با ورودی برابر است. اگر کلاک از "2" به
"0" رود، فلیپ‌فلاپ‌ها در حالت قبلی خود قفل شده و همان حالت قبلی را نشان می‌دهند. مزیت این فلیپ‌فلاپ نسبت به بقیه فلیپ‌فلاپ‌های سه‌سطحی، استفاده از فلیپ‌فلاپ باینری است که حاشیه نویز بالایی در حدود دارند؛ اما در فلیپ‌فلاپ‌های سه‌سطحی این مقدار به 
می‌رسد اما دارای تعداد زیادی ترانزیستور نسبت به بقیه طراحی‌ها می‌باشد.
3-4 شمارنده با استفاده از فلیپ‌فلاپ‌های پیشنهادی
شمارنده همانند شکل 10 بر اساس شمارنده طراحی‌شده در [5] آورده شده است. اساس کار بر این است که سطح منطقی بعدی در ورودی فلیپ‌فلاپ با استفاده از ساکسسور قرار می‌گیرد و با آمدن هر کلاک، سطح بعدی جایگزین می‌شود [5].
4- نتایج شبیه‌سازی
مدارات طراحی‌شده با استفاده از نرم‌افزار HSPICE و کتابخانه 32 نانومتر دانشگاه استنفورد، شبیه‌سازی [20] و [21] و اندازه‌ها و تعداد نانوتیوب‌ها در ساختارها ذکر شده که نشان‌دهنده عملکرد درست مدرات است. توان مصرفی، تأخیر در بدترین حالت و PDP تحت بارهای مختلف، تلورانس ساخت و دما مورد ارزیابی قرار گرفته‌اند.
شکل موج خروجی مدار فلیپ‌فلاپ‌های پالس ژنراتور پیشنهادی در شکل 11 آمده که عملکرد صحیح مدار در گذار از حالات مختلف را نشان می‌دهد. همان طور که مشخص است خروجی پالس برای مدت زمان کمی به‌دلیل وجود خازن، تأخیر در تولید "0" دارد که همان مدت زمان، عرض پالس مورد نیاز را برای اینکه ساختار به صورت فلیپ‌فلاپ مستراسلیو حساس به لبه عمل کند، تولید می‌نماید و ورودی به خروجی منتقل می‌شود. همچنین شکل 12 شامل عملکرد فلیپ‌فلاپ با لچ بافر مستراسلیو و فلیپ‌فلاپ دیکد به باینری می‌باشد. تأخیر در بدترین حالت و متوسط توان مصرفی و PDP در شرایط یکسان و تعداد ترانزیستورهای مورد استفاده در جدول 2 گزارش شده است. همان طور که مشاهده می‌گردد، PDP فلیپ‌فلاپ پالس ژنراتور با استفاده از STI نسبت به نوع مستراسلیو خود %53 و همچنین تأخیر آن %30 بهبود یافته و تعداد
شکل 11: نتایج شبیه‌سازی فلیپ‌فلاپ‌های پیشنهادی.
(الف)
(ب)
(ج)
شکل 12: نتایج حاشیه فاز در (الف) مدارات با STI، (ب) مدارات باینری و (ج) مدارات پیشنهادی در سه‌سطحی.
جدول 2: نتایج فلیپ‌فلاپ‌های پالس ژنراتور، دیکد به باینری و لچ بافر.
Delay (ps) | Average power (uW) |
| Structure | No. of transistor | Circuits |
5/24 | 53/1 | 5/37 | Master-slave | 34 | STI-Based D.F.F.F |
5/17 | 1 | 5/17 | latch 1 | 24 | STI-Based PG.F.F.F |
24 | 542/0 | 10 | Master-slave | 42 | SP-Based D.F.F.F |
18 | 56/0 | 65/7 | latch 1 | 28 | SP-Based PG.F.F.F |
77/28 | 632/0 | 1/18 | Master-slave | 26 | Buffer-Based D.F.F.F |
9/15 | 533/0 | 47/8 | latch 1 | 21 | Buffer-Based PG.F.F.F |
16 | 875/0 | 14 | Master-slave | 44 | Decode to binary D.F.F.F |
21 | 6/0 | 35 | Master-slave | 16 | FF [22] |
21 | 12/1 | 52/23 | Master-slave | 30 | FF [23] |
1/54 | 1/0 | 41/5 | Mater-slave | 48 | FF [24] |
2/79 | 8/0 | 36/63 | Master-slave | 70 | FF [25] |
ترانزیستورها با توجه به ساختارهای استفاده‌شده که شامل 12 ترانزیستور در NAND و STI مي‌باشد. تعداد ترانزیستورها از 34 به 24 کاهش یافته است. همچنین فلیپ‌فلاپ پالس ژنراتور با استفاده از بافر با تعداد ترانزیستور 6، نسبت به فلیپ‌فلاپ مستراسلیو نوع خود %53 و در تأخیر آن %45 بهبود داشته است. PDP در فلیپ‌فلاپ پالس ژنراتور با استفاده از لچ SP-D، %22 نسبت به مستراسلیو نوع خود و تأخیر آن %25 بهبود داشته است. همچنین تعداد ترانزیستور با توجه به تعداد ترانزیستور ساختار NAND از 42 به 28 ترانزیستور کاهش یافته است. مدارات پیشنهادی با پالس ژنراتور در مقایسه با کارهای گذشته دارای %25، %23 و %62 در PDP نسبت به [25]، [22] و [23] به ترتیب بهبود داشته و در مقایسه با [24] %52 در تأخیر بهبود داشته است. همچنین جدول 3 مقایسه بین فلیپ‌فلاپ‌ها را از لحاظ تعداد ترانزیستور، حاشیه نویز و PDP مورد ارزیابی قرار داده که فلیپ‌فلاپ پالس ژنراتور با استفاده از بافر و فلیپ‌فلاپ پالس ژنراتور با استفاده از لچ SP دارای بهترین شرایط از لحاظ
(الف)
(ب)
(ج)
(د)
(ﻫ)
شکل 13: نتایج شبیه‌سازی فلیپ‌فلاپ‌های پیشنهادی، (الف) پالس ژنراتور با STI، (ب) پالس ژنراتور با لچ SP-D، (ج) پالس ژنراتور با لچ بافر، (د) مستراسلیو با لچ بافر و (ﻫ) دیکد به باینری.
جدول 3: مقایسه بین فلیپ‌فلاپ‌های پیشنهادی.
تعداد ترانزیستور | PDP | حاشیه نویز | Description |
کم | متوسط | کمترین | STI-Based PFF |
کم | کمترین | بالا | SP-Based PFF |
بیشترین | متوسط | بالاترین | Decode Binary |
متوسط | بیشترین | کمترین | STI-Based FF |
بالا | کم | بالا | SP-Based FF |
کمترین | کم | بالا | Buffer-Based PFF |
کم | متوسط | بالا | Buffer-Based DFF |
جدول 4: حاشیه نویز.
SNM (V) | Design |
18/0 | [3] STI |
21/0 | BUFFER |
21/0 | [5] SP-D |
44/0 | Binary Latch |
حاشیه نویز، PDP و تعداد ترانزیستور هستند و تنها فلیپ‌فلاپ مستراسلیو SP-D است که به‌راحتی قابل تبدیل به شمارنده می‌باشد.
حاشیه نویز از دیگر مشخصات مهم در طراحی مدارات چندسطحی می‌باشد. بدیهی است که در مدارات چندسطحی برخلاف باینری، سطوح منطقی به هم نزدیک‌تر هستند و به همین دلیل، حاشیه نویز کاهش می‌یابد و این مسئله را می‌توان به‌عنوان یکی از معایب مهم مدارات چندسطحی دانست. برای یک معکوس‌کننده دوسطحی، ماکسیمم نویز مارجین در حالت ایده‌آل است که این مقدار در سه‌سطحی
با توجه به اینکه 4 تغییر حالت از 
، 
، 
و 
وجود دارد برابر می‌شود که در جدول 4 حاشیه نویز و نحوه محاسبه با استفاده از نمودار پروانه‌ای [20] و [21] گزارش گردیده که کوچک‌ترین مربع به عنوان حاشیه نویز در نظر گرفته شده است. برای به‌دست‌آوردن حاشیه نویز، لچ طراحی‌شده در [5] امکان استفاده از روش پروانه‌ای نیست و با اعمال منبع ولتاژ به لچ، مقدار حاشیه نویز، محاسبه و در جدول 4 گزارش شده است.
شکل موج خروجی مدار فلیپ‌فلاپ‌های پالس ژنراتور پیشنهادی در شکل 13 آمده که عملکرد صحیح مدار در گذار از حالات مختلف را نشان می‌دهد. همان طور که مشخص است خروجی پالس برای مدت زمان کمی به‌دلیل وجود خازن، تأخیر در تولید "0" دارد که همان مدت زمان،
شکل 14: فلیپ‌فلاپ‌ها تحت بار خازنی مختلف.
جدول 5: مقایسه بین فلیپ‌فلاپ‌های پیشنهادی.
تعداد ترانزیستور | PDP | حاشیه نویز | Description |
کم | متوسط | کمترین | STI-Based PFF |
کم | کمترین | بالا | SP-Based PFF |
بیشترین | متوسط | بالاترین | Decode Binary |
متوسط | بیشترین | کمترین | STI-Based FF |
بالا | کم | بالا | SP-Based FF |
کمترین | کم | بالا | Buffer-Based PFF |
کم | متوسط | بالا | Buffer-Based DFF |
جدول 6: نتایج شبیه‌سازی فلیپ‌فلاپ‌ها تحت بار خازنی.
Buffer Based D.F.F.F | Decode to binary | Buffer Based PG.F.F.F | SP Based PG.F.F.F | STI Based PG.F.F.F | Capacitor (fF) |
Delay (ps) | |||||
4/45 | 5/22 | 18 | 20 | 30 | 5/0 |
62 | 36 | 27 | 5/32 | 47 | 1 |
90 | 5/54 | 38 | 5/45 | 5/61 | 2 |
Power (uW) | |||||
65/0 | 1 | 65/0 | 475/0 | 12/1 | 5/0 |
8/0 | 12/1 | 83/0 | 522/0 | 2 | 1 |
2/1 | 46/1 | 1 | 7/0 | 7/2 | 2 |
| |||||
5/29 | 5/22 | 7/11 | 5/9 | 6/33 | 5/0 |
6/49 | 32/40 | 41/22 | 17 | 94 | 1 |
108 | 57/7 | 38 | 85/31 | 2/172 | 2 |
عرض پالس مورد نیاز برای اینکه ساختار به‌صورت فلیپ‌فلاپ مستراسلیو حساس به لبه عمل کند، تولید می‌کند و ورودی به خروجی منتقل می‌شود. همچنین شکل 13 شامل عملکرد فلیپ‌فلاپ با لچ بافر مستراسلیو و فلیپ‌فلاپ دیکد به باینری نیز می‌باشد. تأخیر در بدترین حالت و متوسط توان مصرفی و PDP در شرایط یکسان و تعداد ترانزیستورهای مورد استفاده در جدول 2 گزارش شده است. همان طور که مشاهده می‌شود، PDP فلیپ‌فلاپ پالس ژنراتور با استفاده از STI نسبت به نوع مستراسلیو خود %53 و همچنین تأخیر آن %30 بهبود دارد و تعداد ترانزیستور از 34 به 24 کاهش یافته است. همچنین فلیپ‌فلاپ پالس ژنراتور با استفاده از بافر نسبت به فلیپ‌فلاپ مستراسلیو نوع خود، %53 و تأخیر آن %45 بهبود داشته است. PDP در فلیپ‌فلاپ پالس ژنراتور با استفاده از لچ SP-D، %22 نسبت به مستراسلیو نوع خود و تأخیر آن %25 بهبود داشته و همچنین تعداد ترانزیستور از 42 به 28 ترانزیستور کاهش یافته است. همچنین جدول 5 مقایسه بین فلیپ‌فلاپ‌ها را از لحاظ تعداد ترانزیستور، حاشیه نویز و PDP مورد ارزیابی قرار داده که فلیپ‌فلاپ پالس ژنراتور با استفاده از بافر و فلیپ‌فلاپ پالس ژنراتور با استفاده از لچ SP دارای بهترین شرایط از لحاظ حاشیه نویز، PDP و تعداد ترانزیستور هستند
و تنها فلیپ‌فلاپ مستراسلیو SP-D است که به‌راحتی قابل تبدیل به شمارنده می‌باشد. مدارات فلیپ‌فلاپ پیشنهادی در رنج مختلفی از خازن بار شبیه‌سازی شده که تأخیر، توان مصرفی و PDP آن در جدول 6 آمده و در شکل 14 نمایش داده شده که نشان‌دهنده عملکرد صحیح تحت بار خازنی مختلف هستند. همچنین در رنج دمای مختلف نیز شبیه‌سازی شده و نتایج آن در شکل 15 و جدول 7 آمده که نشان‌دهنده ثبات عملکرد فلیپ‌فلاپ‌های پیشنهادی در تغییر دماست. با توجه به نتایج به‌دست‌آمده در جدول و مقایسه بین فلیپ‌فلاپ‌های پالس ژنراتور تحت بار خازن 1fF، بهترین PDP مربوط به فلیپ‌فلاپ پالس ژنراتور با SP-D است که به‌ترتیب در مقایسه با فلیپ‌فلاپ پالس ژنراتور STI، مستراسلیو بافر، پالس ژنراتور بافر و دیکد به باینری، %81، %50، %25 و %57 بهبود دارد. در جداول 8 و 9 مقایسه بین شمارنده‌های پیشنهادی آمده است.
از مهم‌ترین چالش‌ها در قطعات با مقیاس نانو، حساسیت نسبت به تلورانس ساخت می‌باشد که می‌تواند تأثیر منفی روی مدارات بگذارد. به‌طور تجربی ثابت شده که تغییرات در CNT، تغییر در قطر نانولوله و تغییر در فاصله بین نانولوله‌ها (pitch) است [21]. مدارات پیشنهادی شامل ساکسسور، پروسسور، بافر، فلیپ‌فلاپ پیشنهادی و شمارنده‌های آسنکرون در یک بیت در تلورانس مختلف ساخت بررسی شده‌اند. برای محاسبه تلورانس ساخت، تغییرات قطر و pitch در CNTFET در نظر گرفته شده و اختلاف بیشترین و کمترین PDP در هر مرحله محاسبه گردیده است. شبیه‌سازی‌ها با استفاده از آنالیز مونت‌کارلو تا 
توزیع گوسین 
انجام شده و در شکل 16 آمده که نشان می‌دهند مدارات پیشنهادی نسبت به تلورانس ساخت، عملکرد درستی دارند. همچنین تمام فلیپ‌فلاپ‌های پالس ژنراتور ارائه‌شده تحت تلورانس ساخت بر اساس آنچه گفته شد مورد بررسی قرار گرفتند. تجزیه و تحلیل مونت‌کارلو نیز با 2 تا 
تغییر توزیع گوسی در سطح انجام شد. همان طور که در شکل 17 آمده است، کلیه طرح‌های پیشنهادی از نظر تغییرات فرایند ساخت دارای پایداری مناسبی هستند.
5- نتیجه‌گیری
مدارات سه‌سطحی به‌عنوان پایگاهی کارآمد و اقتصادی در سیستم‌های
جدول 7: نتایج شبیه‌سازی فلیپ‌فلاپ‌ها تحت دماهای مختلف.
Buffer Based D.F.F.F | Decode to binary | Buffer Based PG.F.F.F | SP Based PG.F.F.F | STI Based PG.F.F.F | Temperatue (°C) |
Delay (ps) | |||||
8/8 | 2/16 | 16 | 2/18 | 8/17 | 0 |
5/28 | 1/16 | 9/15 | 18 | 5/17 | 10 |
3/28 | 16 | 9/15 | 18 | 3/17 | 30 |
35/28 | 95/15 | 87/15 | 98/17 | 2/17 | 50 |
32/28 | 98/15 | 9/15 | 95/17 | 17 | 70 |
Power (uW) | |||||
62/0 | 83/0 | 51/0 | 532/0 | 98/0 | 0 |
633/0 | 87/0 | 53/0 | 56/0 | 1 | 10 |
65/0 | 91/0 | 56/0 | 62/0 | 12/1 | 30 |
675/0 | 95/0 | 58/0 | 65/0 | 15/1 | 50 |
685/0 | 98/0 | 6/0 | 675/0 | 2/1 | 70 |
| |||||
85/17 | 44/13 | 16/8 | 68/9 | 58/17 | 0 |
04/17 | 14 | 42/8 | 08/10 | 5/17 | 10 |
1/19 | 56/14 | 9/8 | 16/11 | 37/19 | 30 |
13/19 | 15/15 | 2/9 | 68/11 | 55/19 | 50 |
4/19 | 66/15 | 54/9 | 11/12 | 5/20 | 70 |
جدول 8: مقایسه نتایج شبیه‌سازی شمارنده‌ها با استفاده از فلیپ‌فلاپ‌های پالس ژنراتور پیشنهادی.
No. of transistors |
| Average power (uW) | Delay (ps) | Counter |
32 | 32/52 | 4/2 | 8/1 | STI-Based PG.F.F.F |
36 | 84/21 | 2/1 | 2/18 | SP-Based PG.F.F.F |
58 | 18/18 | 1/1 | 18 | Decode to Binary D.F.F.F |
30 | 58/21 | 83/0 | 26 | Buffer Based PG.F.F.F |
38 | 28/26 | 9/0 | 2/29 | Buffer Based D.F.F.F |
42 | 25/41 | 64/1 | 25 | STI-Based D.F.F.F |
22 | 10 | 4/0 | 25 | SP-Based D.F.F.F |
جدول 9: مقایسه شمارنده‌ها.
تعداد ترانزیستور | حاصل‌ضرب توان در تأخیر (PDP) | حاشیه نویز | شمارنده‌های سه‌سطحی |
کم | بیشترین | کمترین | STI-Based PFF |
کم | کم | بالا | SP-Based PFF |
بیشترین | کم | بالاترین | Decode to Binary |
متوسط | زیاد | کمترین | D.F.F.F |
کمترین | کمترین | بالا | SP-D.F.F.F |
کم | کم | بالا | Buffer-Based PFF |
متوسط | کم | بالا | Buffer-Based F.F.F |
محاسباتی، توجه محققان را طی دهه گذشته جلب کرده‌اند. با پیشرفت فناوری‌های نوظهور، تحقق ساختارهای محاسباتی سه‌سطحی بیش از هر زمان دیگری ممکن بوده و تحقیقات قابل توجهی در مورد این موضوعات در سالهای اخیر صورت گرفته است. در این مقاله، ابتدا فلیپ‌فلاپ‌هایی مبتنی بر پالس ژنراتور، ارائه و با مستراسلیو مقایسه شد و نوعی دیگر از فلیپ‌فلاپ دیکد باینری به سه‌سطحی ارائه گردید. سپس با استفاده از همین مدارات و طبق شمارنده‌ها طراحی و با هم مقایسه شد. نتایج شبیه‌سازی با نرم‌افزار HSPICE کتابخانه 32 نانومتر دانشگاه استنفورد نشان‌دهنده عملکرد صحیح مدارات است. ساختار تک لچ دارای تعداد ترانزیستور و اتصالات کمتر نسبت به ساختار مستراسلیو می‌باشد؛ اما ساختار مستراسلیو، توان مصرفی بهتری دارد. مدارات طراحی‌شده در این مقاله، قابل استفاده در بسیاری از مدارات دیجیتال هستند و انتظار می‌رود که مدارهای طراحی‌شده در بسیاری از کاربردهای منطق سه‌سطحی نانوتکنولوژی در آینده مورد استفاده قرار گیرند.
مراجع
[1] M. Mukaidono, "Regular ternary logic functions ternary logic functions suitable for treating ambiguity," IEEE Trans. Computers, vol. 35, no. 2, pp. 179-183, Feb. 1986.
[2] A. Heung and H. T. Mouftah, "Depletion/enhancement CMOS for a lower power family of three-valued logic circuits," IEEE J. Solid-State Circuits, vol. 20, no. 2, pp. 609-616, Apr. 1985.
شکل 15: نتایج شبیه‌سازی فلیپ‌فلاپ‌ها تحت دمای مختلف.
شکل 16: نتایج شمارنده‌ها با فلیپ‌فلاپ‌های پالس ژنراتور، دیکد به باینری و مستراسلیو با لچ بافر تک‌بیتی.
[3] M. H. Moaiyeri, Z. M. Taheri, M. Rezaei Khezeli, and A. Jalali, "Efficient passive shielding of MWCNT interconnects to reduce crosstalk effects in multiple-valued logic circuits," IEEE Trans. Electromagn. Compat., vol. 61, no. 5, pp. 1593-1601, Oct. 2019.
[4] M. Rezaei Khezeli, M. H. Moaiyeri, and A. Jalali, "Comparative analysis of simultaneous switching noise effects in MWCNT bundle and Cu power interconnects in CNTFET-based ternary circuits," IEEE Trans. Very Large Scale Integr. (VLSI) Syst., vol. 27, no. 1, pp. 37-46, Jan. 2019.
[5] K. Rahbari and S. A. Hosseini, "Novel ternary D-flip-flap-flop and counter based on successor and predecessor in nanotechnology," AEU Int. J. Electron. Commun., vol. 109, pp. 107-120, Sept. 2019.
[6] K. Rahbari and S. A. Hosseini, "Design of ternary logic gates and buffer based memory cell in nanoelectronics," International J. of Electronics, vol. 109, no. 11, pp. 1973-1995, 2022.
[7] A. Akturk, G. Pennington, N. Goldsman, and A. Wickenden, "Electron transport and velocity oscillations in a carbon nanotube," IEEE Trans. Nanotechnical, vol. 6, no. 4, pp. 469-474, Jul. 2007.
[8] A. Raychowdhury and K. Roy, "Carbon nanotube electronics: design of high-performance and low-power digital circuits," IEEE Trans. on Circuits Syst. I, Reg. Papers, vol. 54, no. 11, pp. 2391-2401, Nov. 2007.
[9] M. Moonesan, R. F. Mirzaee, M. S. Daliri, and K. Navi, "Robust fuzzy SRAM for accurate and ultra-low-power MVL and fuzzy logic applications," Electronics Letters, vol. 52, no. 25, pp. 2032-2034, Dec. 2016.
(الف)
(ب)
شکل 17: نمودار نتایج شبیه‌سازی طرح‌های پیشنهادی تحت تلورانس ساخت.
[10] Stanford Nanoelectronics Lab, VS-CNFET Model: Stanford University Virtual Source CNFET Model [Online]. (2008) Available: https://nano.stanford.edu/downloads/vs-cnfet-model.
[11] J. Shaikh and F. Rahman, "High speed and low power preset-able modified TSPC D flip-flop design and performance comparison with TSPC D flip-flop," in Proc. Int. Symp. on Devices, Circuits and Systems, 4 pp., Howrah, India, 29-31 Mar. 2018.
[12] J. Deng, et al., "Carbon nanotube transistor circuits: circuit-level performance benchmarking and design options for living with imperfections," in Proc. Int. Solid State Circuits Conf., pp. 70-588, Howrah, India, San Francisco, CA, USA, 11-15 Feb. 2007.
[13] M. Aguirre-Hernandez and M. Linares-Aranda, "A clock-gated pulse-triggered D flip-flop for low-power high-performance VLSI synchronous systems," in Proc. Int. Caribbean Conf. on Devices, Circuits and Systems, pp. 293-297, Playa del Carmen, Mexico, 26-28 Apr. 2006.
[14] M. H. Moaiyeri, A. Doostaregan, and K. Navi, "Design of energy-efficient and robust ternary circuits for nanotechnology," IET Circuits, Devices, Syst, vol. 5, no. 4, pp. 285-296, Jul. 2011.
[15] E. Shahrom, S.A Hosseini, "A new low power multiplexer based ternary multiplier using CNTFETs," AEU International Journal of Electronics and Communications, vol.15, no. 4, pp. 191-207,2018.
[16] S. Tabrizchi and K. Navi, "Novel CNTFET ternary circuit technoloques for high-performance and rnergy-efficient design," IET Circuits, vol. 13, no. 2, pp. 193-202, Mar. 2019.
[17] M. Takbiri and K. Navi, "Analysis review of noise margin in MVL: clarification of a deceptive matter," Circuits and System, vol. 38, pp. 4280-4301, 2019.
[18] M. Ghelichkhan, S. A. Hosseini, and S. H. Pishgar Komleh, "Multi-digit binaryto-quaternary and quaternary-to-binary converters and their applications in nanoelectronics," Circuits Syst. Signal Process., vol. 39, pp. 1920-1942, 2020.
[19] S. Kim and T. Lim, "An optimal gate design for the synthesis of ternary logic circuits," in Proc. 23rd Asia and South Pacific Design Automation Conf., ASP-DAC'18, pp. 476-481, Jeju, South Korea, 22-25 Jan. 2018.
[20] M. Shahangian, S. A. Hosseini, S. H. Pishgarkomleh, "Design of a multi-digit binary to ternary convert based on CNTFETs," Circuits and systems and Signal Processing, vol. 38, pp. 2544-2563, 2019.
[21] S. A. Hosseini, S. Etezadi, "A novel very low-complexity multi-valued logic comparator in nanoelectronics," Circuits and systems and Signal Processing, vol. 38, pp. 4056-4078, 2019.
[22] M. H. Moayeri and M. K. Q. Jooq, "Breaking the limits in ternary logic: an ultra efficient auto backup/restore nonvolatile ternary flip-flop using negative capacitance CNTFET technology," IEEE Access, vol. 9, pp. 132641-132651, 2021.
[23] A. A. Javadi, M. Morsali, and H. M. Moayeri, "Magnetic nonvolatile flip-flops with spin-hall assistance for power gating in ternary systems," J. of Computational Electronics, vol. 19, no. 3, pp. 175-1186, Sept. 2020.
[24] T. Sharma and L. Kumre, "Design of unbalanced ternary counters using shifting literals based D-Flip-Flops in carbon nanotube technology," Elsevier, Computer and Electronic J., vol. 93, Article ID: 107249, Jul. 2021.
[25] R. Faghih Mirzaee and N. Farahani, "Design of a ternary edge-triggered D flip-flap-flop for multiple-valued sequential logic," J. of Low Power Electronics, vol. 13, no. 1, pp. 36-46, Mar. 2017.
کتایون رهبری تحصيلات خود را در مقاطع كارشناسي ، كارشناسي ارشد و دکتری برق الکترونیک بهترتيب در سالهاي 1389، 1392 و 1399 از دانشگاه آزاداسلامی قزوین در مقاطع كارشناسي و کارشناسی ارشد و در مقطع دكتري از دانشگاه آزاد اسلامی یادگار امام خمینی(ره) به پايان رسانده است و هماكنون مدرس دانشكده مهندسي برق و كامپيوتر دانشگاه غیاثالدین جمشید کاشانی و موسسات غیرانتفاعی از سال 1391 مي‌باشد. نامبرده همچنین در سالهای 1394 الی 1402 در سمت مدیر گروه دپارتمان برق و کامپیوتر موسسه غیراتفاعی اوج فعال بوده است. زمينههاي تحقيقاتي مورد علاقه ايشان عبارتند از: مدارات مجتمع، مدارات دیجیتال، منطق چند سطحی و ترانزیستور نانوکربنی .
سید علی حسینی تحصيلات خود را در مقاطع كارشناسي ارشد و دکتری برق الکترونیک بهترتيب در سالهاي 1381 و 1388 به پايان رسانده است و هماكنون عضو هیأت علمی در سمت استادیار دانشكده مهندسي برق و كامپيوتر دانشگاه ازاد اسلامی یادگار امام خمینی(ره) از سال 1382 مي‌باشد. زمينههاي تحقيقاتي مورد علاقه ايشان عبارتند از: مدارات مجتمع، مدارات دیجیتال، منطق چند سطحی، ترانزیستور نانوکربنی و پردازش تصویر.