طراحی مدار ضرب‌کننده موازی علامت‌دار برگشت‌پذیر با قابلیت حفظ توازن
محورهای موضوعی : مهندسی برق و کامپیوترمجید حق پرست 1 * , علی بوالحسنی 2
1 - دانشگاه آزاد اسلامی واحد شهرری
2 - دانشگاه آزاد اسلامی واحد علوم و تحقیقات
کلید واژه: محاسبات کوانتومیمدار برگشت‌پذیرضرب‌کننده علامت‌دارحفظ توازنفناوری نانو,
چکیده مقاله :
یکی از چالش‌ها و محدودیت‌های مهم در طراحی مدارهای پرتراکم، اتلاف توان ناشی از ترانزیستورهای این مدارها است. منطق برگشت‌پذیر یکی از رویکردهای نوین در کاهش اتلاف توان مدارهای دیجیتال در حوزه محاسبات کوانتومی است. در این مقاله طرحی بهبودیافته از یک مدار موازی ضرب‌کننده علامت‌دار 5بیتی با ویژگی حفظ توازن ارائه می‌شود. مدارهای برگشت‌پذیر با قابلیت حفظ توازن یک ویژگی مهم برای پیاده‌سازی سیستم‌های تحمل‌پذیر اشکال در حوزه فناوری نانو است. برای طراحی ضرب‌کننده پیشنهادی، یک بلوک 5×5 برگشت‌پذیر به نام HBF برای طراحی یک جمع‌کننده کامل برگشت‌پذیر با هزینه کوانتومی مناسب و یک دروازه 4×4 برگشت‌پذیر به نام HBL ارائه شده‌اند. ساختار مدار ضرب‌کننده از دو بخش تولید حاصل‌ضرب‌های جزئی (PPG) و عملوندهای چندگانه افزوده (MOA) تشکیل شده است. این ساختار مبتنی بر الگوریتم‌های Baugh-Wooley و درخت والاس بوده که منجر به بهبود سرعت عملیات در ضرب‌کننده 5بیتی باینری برای اعداد علامت‌دار می‌شود. مدارهای پیشنهادی بر مبنای معیارهای ارزیابی مهمی همچون هزینه کوانتومی، خروجی‌های بی‌اهمیت و ورودی‌های ثابت، بهینه‌سازی شده و با مدارهای موجود مقایسه می‌شوند. هدف اصلی، کاهش هزینه کوانتومی، تعداد ورودی‌های ثابت و خروجی‌های بی‌اهمیت در طراحی مدار ضرب‌کننده پیشنهادی است. نتایج ارزیابی و مقایسه نهایی نشان می‌دهد که ضرب‌کننده 5×5 پیشنهادی در این پژوهش، 26% در هزینه کوانتومی، 9% در خروجی‌های بی‌اهمیت و 9% در ورودی‌های ثابت نسبت به بهترین طرح‌های موجود، بهبود یافته است.
One of the major challenges and constraints in designing very large integrated circuits is the power dissipation of transistors. Reversible logic is one of the new paradigm in reducing the power consumption of digital circuits in the quantum computing field. In this paper, an improved design of a parallel 5-bit parity preserving reversible signed multiplier circuit is presented. Reversible circuit designs with parity preserving property are an important issue for the implementation of fault tolerant systems in nanotechnology area. To design of the proposed multiplier, the reversible full adder circuit using 5×5 reversible HBF block with low quantum cost, and the 4×4 reversible HBL gate, with parity preserving property are proposed. The structure of the multiplier circuit consists of two parts of the partial product generation (PPG) and multi-operand addition (MOA). This structure is based on Baugh-Wooley and Wallace-Tree algorithms, which results in improved speed of operation in a 5-bit multiplier for signed digits. The proposed circuits are optimized based on important evaluation issues such as quantum cost, garbage outputs and constant inputs, and also are compared with the existing circuits. The main goal is to reduce the quantum cost, the number of constant inputs and garbage outputs in the design of the proposed multiplier circuit. The results of the final evaluation and comparison shows that the proposed multiplier in this study is improved by 26% in quantum cost, 9% in garbage outputs and 9% in constant inputs relative to the best existing designs.
[1] G. E. Moore, "Cramming more components onto integrated circuits," J. of Electronics, vol. 38, no. 8, pp. 114-117, Apr. 1965.
[2] R. Landauer, "Irreversibility and heat generation in the computing process," IBM J. Res. Develop, vol. 5, no. 3, pp. 183-191, Jul. 1961.
[3] C. Bennett, "Logical reversibility of computation," IBM J. Res. Develop, vol. 17, no. 6, pp. 525-532, Nov. 1973.
[4] M. Haghparast and K. Navi, "A novel reversible BCD adder for nanotechnology based systems," Am. J. Applied Science, vol. 5, no. 3, pp. 282-288, Dec. 2008.
[5] M. Haghparast and K. Navi, "Novel reversible fault tolerant error coding and detection circuits," Int. J. Quantum Inf, vol. 9, no. 2, pp. 723-738, Nov. 2011.
[6] A. Peres, "Reversible logic and quantum computers," Physical Review A, vol. 32, no. 2, pp. 3266-3276, Dec. 1985.
[7] A. K. Biswas, M. M. Hassan, A. R. Chowdhury, and H. M. H. Babu, "Efficient approaches for designing reversible binary coded decimal adders," Microelectronics J., vol. 39, no. 12, pp. 1693-1703, Dec. 2008.
[8] M. A. Nielsen and I. L. Chuang, Quantum Computation and Quantum Information, Cambridge Univ. Press, 2000.
[9] M. Moisin and N. Ranganathan, "Design of a reversible ALU based on a novel programmable reversible logic gate structures," in Proc. IEEE Computer Society Anuual Symp. on VLSI, pp. 126-131, Chennai, India, 4-6 Jul. 2011.
[10] V. Vedral, A. Barenco, and A. Ekert, "Quantum networks for elementary arithmetic operations," Phys. Rev, vol. 54, no. 1, pp. 147-153, Jul. 1996.
[11] E. Knill, R. Laflamme, and G. J. Milburn, "A scheme for efficient quantum computation with linear optics," Nature Research Journal, vol. 406, no. 6, pp. 46-52, Jan. 2001.
[12] R. C. Merkle and K. E. Drexler, "Helical logic," Nanotechnology, vol. 7, no. 2, pp. 325-339, Mar. 1996.
[13] B. Parhami, "Fault tolerant reversible circuits," in Proc., 40th Asilomar Conf. Signals, and Computers, pp. 1726-1729, Pacific Grove, CA, US, 29 Oct.-1 Nov. 2006.
[14] M. Mohammadi, M. Haghparast, M. Eshghi, and K. Navi, "Minimization and optimization of reversible bcd full adder subtractor using genetic algorithm and don't care concept," J. Quantum Inf. Proc., vol. 7, no. 5, pp. 969-989, Feb. 2009.
[15] M. Haghparast, M. Mohammadi, K. Navi, and M. Eshghi, "Optimized reversible multiplier circuit," J. Circuits, Systems and Computers, vol. 18, no. 2, pp. 311-323, Apr. 2009.
[16] M. S. Islam, M. M. Rahman, Z. Begum, and M. Z. Hafiz, "Low cost quantum realization of reversible multiplier circuit," Inf Tech J., vol. 8, no. 2, pp. 208-213, Nov. 2009.
[17] R. Feynman, "Quantum mechanical computers," Optics News, vol. 11, no. 2, pp. 11-20, Jun. 1985.
[18] T. Toffoli, "Reversible computing automata, languages and programming," 7th Colloquium of Lecture Notes in Computer Science, vol. 85, no. 3, pp. 632-644, Mar. 1980.
[19] M. Haghparast and K. Navi, "A novel fault tolerant reversible gate for nanotechnology based systems," Am. J. World Appl. Sci., vol. 5, no. 5, pp. 519-523, May 2008.
[20] M. D. S. Islam and Z. Begum, "Reversible logic synthesis of fault tolerant carry skip BCD adder," J. Bangladesh Acad. Sci., vol. 32, no. 2, pp. 193-200, Aug. 2008.
[21] E. Fredkin and T. Toffoli, "Conservative logic," Int'1 J. Theoretical Physics, vol. 21, no. 3, pp. 219-253, Apr. 1982.
[22] M. S. Islam and Z. Begum, "Reversible logic synthesis of fault tolerant carry skip BCD adder," Bangladesh Acad. Sci. J., vol. 32, no. 2, pp. 193-200, Feb. 2008.
[23] M. S. Islam, M. M. Rahman, Z. Begum, and M. Z. Hafiz, "Fault tolerant reversible logic synthesis: carry look ahead and carry-skip adders," in Proc. IEEE Int. Conf. Adv. Comput. Tools Eng. Appl., pp. 396-401, Zouk Mosbeh, Lebanon, 15-17 Jul. 2009.
[24] N. Syal and H. P. Sinha, "Design of fault tolerant reversible multiplier," International J. of Soft Computing and Engineering, vol. 1, no. 6, pp. 120-124, Jan. 2012.
[25] S. Babazadeh and M. Haghparast, "Design of a nanometric fault tolerant reversible multiplier circuit," J. of Basic and Applied Scientific Research, vol. 2, no. 2, pp. 1355-1361, Feb. 2012.
[26] Qi, F. Chen, K. Zuo, L. Guo, and Y. L. M. Hu, "Design of fast fault tolerant reversible signed multiplier," International J. of Physical Sciences, vol. 7, no. 17, pp. 2506-2514, Jan. 2012.