طراحی سلول روبشی سریع با توان استاتیکی کاهش‌یافته در تکنولوژی nm 22 CMOS
محورهای موضوعی : مهندسی برق و کامپیوترپگاه زکیان 1 , راهبه نیارکی اصلی 2 *
1 - دانشگاه گیلان
2 - دانشگاه گیلان
کلید واژه: تأخیر انتشارتوان مصرفیسرعت عملکردطراحی روبشی,
چکیده مقاله :
یکی از رایج‌ترین روش‌های طراحی آزمون‌پذیر، طراحی به روش روبشی است که باعث افزایش مشاهده‌پذیری و کنترل‌پذیری گره‌های مدار می‌شود. در این مقاله به ارائه سلول روبشی می‌پردازیم که ضمن کاهش تعداد ترانزیستورهای مصرفی، سبب افزایش سرعت عملکرد سلول و کاهش انرژی مصرفی آن می‌گردد. ساختار پیشنهادی اول، بهینه‌شده ساختار سلول روبشی دروازه‌دار کم‌توان است و بر مبنای حذف جریان نشتی در بخشی از مدار در مواقعی که مورد استفاده قرار نمی‌گیرد بنا شده و به واسطه کاهش مقدار خازن پارازیتی خروجی موجب کاهش تأخیر انتشار می‌گردد. در ساختار پیشنهادی دوم که ساختار اصلی است، سلول روبشی پیشنهادی بر مبنای کنترل وارونگر لچ مغلوب در مسیر پایین‌کش طراحی شده که با قطع مسیر جریان در مواقع غیر ضروری، باعث کاهش توان مصرفی استاتیکی می‌گردد. همچنین با کاهش تعداد ترانزیستورهای مصرفی در لچ مغلوب نسبت به ساختارهای مشابه تأخیر مدار بهبود می‌یابد. شبیه‌سازی در تکنولوژی nm 22 CMOS و با استفاده از نرم‌افزار Hspice انجام شده است. نتایج شبیه‌سازی نشان می‌دهد که ساختارهای پیشنهادی در مقایسه با ساختارهای پیشین ضمن کاهش تأخیر، از توان استاتیکی بهتری برخوردار هستند.
One of the popular methods in design for testability (DFT) is scan design which leads on increase observability and controllability in circuit nodes. In this paper, we present a scan cell design which decreases the number of transistors, improves PDP and decreases energy usage. The first proposed design is an optimized version of integrated low power gating scan cell, and the main idea of this design is reducing leakage current in the part of the circuit which is not used. Also, this design has the ability of reducing the propagation delay due to decreasing output parasitic capacitance. In the second proposed design, the scan cell is designed for controlling in pull down part of the inverter at slave latch so that static power consumption is diminished when current path is cut in unnecessary position. Simulations are carried out in 22 nm PTM technology CMOS by Hspice software. The results show that the proposed designs are superior to the previous designs considering propagation delay which is decreased, and enhanced static power consumption.
[1] N. Weste and D. Harris, CMOS VLSI Design: A Circuits and Systems Perspective, 4th Ed., Pearson Education, 2010.
[2] S. Ahlawat and J. T. Tudu, "On minimization of test power through modified scan flip-flop," in Proc. 20th Int. Symp. on VLSI Design and Test, VDAT'16, 6 pp., Guwahati, India, 24-27 May 2016.
[3] M. Naeini, S. Dass, and C. Ooi, "The design and implementation of a low-power gating scan element in 32/28 nm CMOS technology," J. of Low Power Electronics and Applications, vol. 7, no. 2, Article 7, Apr. 2017.
[4] Y. T. Lin, J. L. Huang, and X. Wen, "A transition isolation scan cell design for low shift and capture power," ," in Proc.21th IEEE Asian Test Symp., pp. 107-112, Niigata, Japan, 19-22 Nov. 2012.
[5] J. C. Rau, C. L. Wu, and P. H. Wu, "An efficient algoritm to selectively gate scan cells for capture power reduction," Tamkang J. Sci. Eng., vol. 14, no. 1, pp. 39-48, 2011.
[6] J. Li, Q. Xu, Y. Hu, and X. Li, "X-filling for simultaneous shift- and- capture power reduction in at-speed scan-based testing," IEEE Trans. Very Large Scale. Integr. (VLSI) Syst., vol. 18, no. 7, pp. 1081-1092, Jul. 2010.
[7] S. Ahlawat, J. Tudu, A. Matrosova, and V. Singh, "A high performance scan flip-flop design for serial and mixed mode scan test," in Proc. 22nd IEEE Int. Symp. on Online Testing and Robust System Design, IOLTS’16, pp. 233-238, Sant Feliu de Guixols, Spain, 4-6 Jul. 2016.
[8] X. Lin and Y. Huang, "Scan shift power reduction by freezing power sensitive scan cells," J. of Electronic Tesing, vol. 24, no. 4, pp. 327-334, Aug. 2008.
[9] A. Mishra, et al., "Modified scan flip-flop for low power testing," in Proc. 19th IEEE Asian Test Symp., pp. 367-370, Shanghai, China, 1-4 Dec. 2010.
[10] M. M. Naeini, S. B. Dass, C. Y. Ooi, T. Yoneda, and M. Inoue, "An integrated DFT solution for power reduction in scan test applications by low power gating scan cell," Integration, the VLSI Journal, vol. 57, Issue. C, pp. 108-124, Mar. 2017.
[11] M. Mojtabavi Naeini and C. Y. Ooi, "A novel scan architecture for low power scan-based testing," VLSI Design, Article ID 264071, 13 pp., 2015.
[12] J. M. Rabaey, A. P. Chandrakasan, and B. Nikolic, Digital Integerated Circuits: A Design Perspective, Pearson Education, 2003.
[13] S. Ghissoni, J. B. dos Santos Martins, R. A. da Luz Reis, and J. C. Monteiro, "Analysis of power consumption using a new methodology for the capacitance modeling of complex logic gates," in Proc. 19th International Workshop on Integrated Circuit and System Design, Power and Timing Modeling, Optimization and Simulation, pp. 297-306, Grenoble, France, 7-10 Sept. 2010.