﻿<?xml version="1.0" encoding="utf-8"?>
<ArticleSet>
  <ARTICLE>
    <Journal>
      <PublisherName>مرکز منطقه ای اطلاع رسانی علوم و فناوری</PublisherName>
      <JournalTitle>فصلنامه مهندسی برق و مهندسی کامپيوتر ايران</JournalTitle>
      <ISSN>16823745</ISSN>
      <Volume>23</Volume>
      <Issue>1</Issue>
      <PubDate PubStatus="epublish">
        <Year>2025</Year>
        <Month>7</Month>
        <Day>26</Day>
      </PubDate>
    </Journal>
    <ArticleTitle>Design of a Phase-Locked Loop with Low Power Consumption and High Stability at 2.45 GHz</ArticleTitle>
    <VernacularTitle>طراحی حلقه قفل فاز با توان مصرفی کم و ثبات بالا درفرکانس 2/45 گیگا هرتز</VernacularTitle>
    <FirstPage>58</FirstPage>
    <LastPage>68</LastPage>
    <ELocationID EIdType="doi" />
    <Language>fa</Language>
    <AuthorList>
      <Author>
        <FirstName>شادی</FirstName>
        <LastName>اکبری</LastName>
        <Affiliation>دانشگاه تحصیلات تکمیلی صنعتی و فناوری پیشرفته</Affiliation>
      </Author>
      <Author>
        <FirstName> مهرناز</FirstName>
        <LastName>مناجاتی </LastName>
        <Affiliation>تربیت مدرس</Affiliation>
      </Author>
    </AuthorList>
    <History PubStatus="received">
      <Year>2025</Year>
      <Month>1</Month>
      <Day>3</Day>
    </History>
    <Abstract>&lt;p style="direction: ltr;"&gt;This paper presents the design and simulation of a phase-locked loop (PLL) with a center frequency of 2.45 GHz, implemented using 0.18 &amp;micro;m CMOS technology and HSPICE simulation tools. The proposed PLL architecture comprises key components including a phase detector, charge pump, low-pass filter, voltage-controlled oscillator, and frequency divider. Circuit parameters were meticulously optimized through extensive simulations to ensure high performance. Results demonstrate stable and precise operation, with a power consumption below 13.56 mW, a lock time of approximately 16 reference cycles, and a phase noise of &amp;minus;115 dBc/Hz at 1 MHz offset. Owing to its low power usage and robust stability, the design is well-suited for applications such as ADSL modems, Wi-Fi communication systems, and portable electronic devices.&lt;/p&gt;</Abstract>
    <OtherAbstract Language="FA">&lt;p&gt;در این مقاله، طراحی و شبیه&amp;zwnj;سازی حلقه قفل فاز (PLL) با فرکانس مرکزی 45&lt;em&gt;/&lt;/em&gt;2 گیگاهرتز ارائه شده است. این PLL با استفاده از تکنولوژی 18&lt;sub&gt;/&lt;/sub&gt;0 میکرون CMOS و نرم&amp;zwnj;افزار HSPICE شبیه&amp;zwnj;سازی شده است. ساختار پیشنهادی شامل بلوک&amp;zwnj;های اصلی مانند آشکارساز فاز، پمپ بار، فیلتر پایین&amp;zwnj;گذر، نوسان&amp;zwnj;ساز کنترل&amp;zwnj;شده با ولتاژ و تقسیم&amp;zwnj;کننده است. مقادیر دقیق پارامترهای مدار از طریق شبیه&amp;zwnj;سازی&amp;zwnj;های گسترده به دست آمده و برای دستیابی به عملکرد بهینه تنظیم شده&amp;zwnj;اند. نتایج شبیه&amp;zwnj;سازی نشان می&amp;zwnj;دهند که این PLL&amp;nbsp; با توان مصرفی کمتر از 56/13 میلی&amp;zwnj;وات، زمان قفل حدود 16 دوره تناوب فرکانس مرکزی، و نویز فاز dBc/Hz &amp;nbsp;115 - در فرکانس 1 مگاهرتز عملکردی پایدار و دقیق ارائه می&amp;zwnj;دهد. این طراحی به دلیل پایداری بالا و مصرف انرژی کم، برای کاربردهایی مانند مودم&amp;zwnj;های ADSL، ارتباطات وای&amp;zwnj;فای و دستگاه&amp;zwnj;های پرتابل مناسب است.&lt;/p&gt;</OtherAbstract>
    <ObjectList>
      <Object Type="Keyword">
        <Param Name="Value">تقسیم‌کننده فرکانس، حلقه قفل فاز، زمان قفل، سنتز کننده فرکانس، مودم ADSL، نوسان ساز کنترل شونده با ولتاژ ، نویز فاز.</Param>
      </Object>
    </ObjectList>
    <ArchiveCopySource DocType="Pdf">http://ijece.org/fa/Article/Download/49075</ArchiveCopySource>
  </ARTICLE>
</ArticleSet>