مرکز منطقه ای اطلاع رسانی علوم و فناوری فصلنامه مهندسی برق و مهندسی کامپيوتر ايران 16823745 23 1 2025 8 12 A low-power approximate accelerator based on FPGA chips for artificial intelligence applications طراحی شتاب‌دهنده تقریبی کم‌توان بر بستر تراشه‌های FPGA برای کاربردهای هوش مصنوعی 51 60 fa نادیا سهرابی دانشگاه صنعتی امیرکبیر امیر باوفای طوسی دانشگاه سجاد مهدی صدیقی صنعتی امیرکبیر 2024 9 19 One of the challenges of neural networks is the high calculations. For this reason, many architectures have been proposed for such applications, which provide solutions for their complex calculations. Reconfigurable hardware accelerators such as FPGA are usually used to accelerate neural network; But the main problem of these chips is their relatively high-power consumption. To reduce the power consumption in FPGA, the approximate calculation technique can be used. The main idea of approximate computing is to make  compromise between accuracy and energy consumption by making changes in the circuit or code. In this research, a convolutional neural network has been designed and implemented to recognize handwritten digits in an accurate and approximate manner with the aim of improving the power consumption. This method reduces the power consumption by preventing the transmission of  transfer digit in the low bits of the adder. The results of the comparison of the neural network accurately and approximately show that by approximating the 6 bits of the low weight of the adder, the power consumption is reduced by 43% and no error occurs. Also, by approximating 7 bits of low weight, with 20% error, the power consumption is reduced by 44.11% یکی از روش&zwnj;های یادگیری ماشین شبکه&zwnj;های عصبی می&zwnj;باشند که در کاربردهایی نظیر پردازش تصویر به کار می&zwnj;روند. یکی از چالش&zwnj;های شبکه&zwnj;های عصبی، حجم بالای محاسبات آنهاست. به همین دلیل معماری&zwnj;های زیادی برای این گونه کاربردها ارائه&zwnj; شده که راه&zwnj;حل&zwnj;هایی برای محاسبات پیچیده آنها ارائه می&zwnj;دهند. معمولاً برای تسریع الگوریتم&zwnj;های شبکه&zwnj;های عصبی از شتاب&zwnj;دهنده&zwnj;های سخت&zwnj;افزاری قابل بازپیکربندی مانند تراشه&zwnj;های FPGA استفاده می&zwnj;شود؛ اما مشکل اصلی این تراشه&zwnj;ها توان &zwnj;مصرفی نسبتاً بالای آنهاست. برای کاهش توان مصرفی در تراشه&zwnj;های FPGA از تکنیک محاسبات تقریبی می&zwnj;توان استفاده کرد. ایده اصلی محاسبات تقریبی این است که با ایجاد تغییراتی در مدار یا کد، بین دقت و مصرف انرژی مصالحه&zwnj;ای برقرار شود. در این پژوهش یک شبکه عصبی کانولوشنی برای تشخیص ارقام دست&zwnj;نویس به&zwnj;صورت دقیق و تقریبی با هدف بهبود توان مصرفی طراحی و پیاده&zwnj;سازی شده است. ایده تقریب&zwnj;سازی در بخش محاسبات جمع&zwnj;کننده شبکه عصبی ارائه &zwnj;شده است. این روش با جلوگیری از انتشار رقم نقلی در بیت&zwnj;های پایین جمع&zwnj;کننده، توان مصرفی را کاهش می&zwnj;دهد. نتایج مقایسه شبکه عصبی به&zwnj;صورت دقیق و تقریبی نشان می&zwnj;دهد که با تقریب&zwnj;سازی 6 بیت وزن پایین جمع&zwnj;کننده، توان مصرفی 75/43% کاهش می&zwnj;یابد و هیچ خطایی رخ نمی&zwnj;دهد.

http://ijece.org/ar/Article/Download/48039