مرکز منطقه ای اطلاع رسانی علوم و فناوری فصلنامه مهندسی برق و مهندسی کامپيوتر ايران 16823745 21 3 2023 12 26 LSBB Voltage Level Shifter based on Body Biasing LSBB مبدل سطح ولتاژ مبتنی بر اریب سازی بدنه 197 204 fa رضا درویش خلیل آبادی دانشگاه سجاد امیر باوفای طوسی دانشگاه سجاد 2023 1 17 Designers of modern digital and analog systems have been using multiple voltage levels in one circuit to increase performance. To convert voltage levels in high-performance circuits, it is necessary to use voltage level shifter (LS) circuits with high speed and low power consumption. In this article, a high-performance LS circuit called LSBB (Level Shifter based on Body Biasing) is presented. LSBB consists of three parts: body biasing, current mirror circuit, and pull-up and pull-down circuit. The main idea of this design is to use the biasing circuit to depend on the base of the body of the transistors of the input stages to the VDDL voltage. This dependence leads to changes in the threshold voltage and as a result changes in the delay and power consumption to increase the performance of the circuit. Implementation in 180 nm TSMC technology and simulation with VDDL equal to 0.4 V, VDDH equal to 1.8 V and input frequency 1 MHz indicates the correct operation and high-performance of the proposed circuit, the delay values are 21.9 nS, the power consumption is 129 nW and the PDP equal to 2825 nW*nS confirms the high-performance of LSBB. امروزه، طراحان سیستم‌های مدرن دیجیتال و آنالوگ به‌منظور افزایش کارایی سیستم از چندین سطح ولتاژ در یک مدار استفاده می‌کنند. برای تبدیل سطوح ولتاژ در مدارهای با کارایی بالا، استفاده از مدارهای مبدل سطح ولتاژ با سرعت بالا و مصرف کم ضروری است. در این مقاله، یک مدار مبدل سطح ولتاژ با کارایی بالا با نام LSBB ارائه می‌گردد که از سه بخش اریب‌سازی بدنه، مدار آینه جریان و مدار بالاکشنده و پایین‌کشنده تشکیل شده است. ایده اصلی این طراحی، استفاده از مدار اریب‌ساز برای وابسته‌کردن پایه بدنه ترانزیستورهای طبقات ورودی به ولتاژ VDDL است. این وابستگی منجر به تغییرات ولتاژ آستانه و در نتیجه تغییر تأخیر و توان مصرفی در راستای افزایش کارایی مدار می‌گردد. پیاده‌سازی در فناوری 180 نانومتر TSMC و شبیه‌سازی با مقدار VDDL برابر با 4/0 ولت، VDDH معادل 8/1 ولت و فرکانس ورودی 1 مگاهرتز حاکی از عملکرد صحیح و با کارایی بالای مدار پیشنهادی دارد. مقادیر تأخیر 9/21 نانوثانیه، توان مصرفی 129 نانووات و حاصل‌ضرب توان- تأخیر برابر با 2825 نانووات در نانوثانیه، مؤید کارایی بالای مدار پیشنهادی است. http://ijece.org/ar/Article/Download/40818