مرکز منطقه ای اطلاع رسانی علوم و فناوری فصلنامه مهندسی برق و مهندسی کامپيوتر ايران 16823745 17 2 2019 8 25 High Speed and Low Static Power Scan Cell Design in CMOS 22 nm طراحی سلول روبشی سریع با توان استاتیکی کاهش‌یافته در تکنولوژی nm 22 CMOS 137 144 fa پگاه زکیان راهبه نیارکی اصلی 2018 3 7 One of the popular methods in design for testability (DFT) is scan design which leads on increase observability and controllability in circuit nodes. In this paper, we present a scan cell design which decreases the number of transistors, improves PDP and decreases energy usage. The first proposed design is an optimized version of integrated low power gating scan cell, and the main idea of this design is reducing leakage current in the part of the circuit which is not used. Also, this design has the ability of reducing the propagation delay due to decreasing output parasitic capacitance. In the second proposed design, the scan cell is designed for controlling in pull down part of the inverter at slave latch so that static power consumption is diminished when current path is cut in unnecessary position. Simulations are carried out in 22 nm PTM technology CMOS by Hspice software. The results show that the proposed designs are superior to the previous designs considering propagation delay which is decreased, and enhanced static power consumption. یکی از رایج‌ترین روش‌های طراحی آزمون‌پذیر، طراحی به روش روبشی است که باعث افزایش مشاهده‌پذیری و کنترل‌پذیری گره‌های مدار می‌شود. در این مقاله به ارائه سلول روبشی می‌پردازیم که ضمن کاهش تعداد ترانزیستورهای مصرفی، سبب افزایش سرعت عملکرد سلول و کاهش انرژی مصرفی آن می‌گردد. ساختار پیشنهادی اول، بهینه‌شده ساختار سلول روبشی دروازه‌دار کم‌توان است و بر مبنای حذف جریان نشتی در بخشی از مدار در مواقعی که مورد استفاده قرار نمی‌گیرد بنا شده و به واسطه کاهش مقدار خازن پارازیتی خروجی موجب کاهش تأخیر انتشار می‌گردد. در ساختار پیشنهادی دوم که ساختار اصلی است، سلول روبشی پیشنهادی بر مبنای کنترل وارونگر لچ مغلوب در مسیر پایین‌کش طراحی شده که با قطع مسیر جریان در مواقع غیر ضروری، باعث کاهش توان مصرفی استاتیکی می‌گردد. همچنین با کاهش تعداد ترانزیستورهای مصرفی در لچ مغلوب نسبت به ساختارهای مشابه تأخیر مدار بهبود می‌یابد. شبیه‌سازی در تکنولوژی nm 22 CMOS و با استفاده از نرم‌افزار Hspice انجام شده است. نتایج شبیه‌سازی نشان می‌دهد که ساختارهای پیشنهادی در مقایسه با ساختارهای پیشین ضمن کاهش تأخیر، از توان استاتیکی بهتری برخوردار هستند. http://ijece.org/ar/Article/Download/28612