مرکز منطقه ای اطلاع رسانی علوم و فناوری فصلنامه مهندسی برق و مهندسی کامپيوتر ايران 16823745 15 4 2018 2 10 Analysis and Expansion of a Compact Model of Propagation Delay Time for Nano-CMOS NAND Gates in Response to Statistical Variability of Fabrication آنالیز و گسترش مدل فشرده زمان تأخیر انتشار گیت‌های NAND فناوری CMOS نانومتری در مقابل تغییرات آماری فرآیند ساخت 285 292 fa حامد جوي‌پا داریوش دیدبان 2018 2 10 With shrinking transistor dimensions into nano meter scale, electrical parameters of transistors become more sensitive against statistical or random variations. Moreover, accurate estimation of these variations using “atomistic simulators” is time consuming and not a cost effective approach. In this paper for the first time, analytical models have been used to study the impacts of statistical variability of fabrication process on propagation delay time in a 35 nm CMOS NAND gate. With selecting appropriate set from analytical model’s parameters, the impact of statistical variability on the propagation delay time have been modeled and extended. Moreover, target analytical model has been benchmarked against statistical variability of fabrication process. The results obtained from extension of this model have been compared with the accurate atomistic simulations. It is observed that by applying different sets of parameters the maximum error of propagation delay time reaches to 8.7% against accurate atomistic simulations but by applying our proposed approach, Standard Deviation (SD) error of propagation delay is estimated to 2.4%. Also the SD error of propagation delay reaches to 9.9% when normal regenerated parameters have been used. Eventually using proposed algorithm which encompasses regenerated Gaussian parameters while taking the correlation factor into account, the SD error decreases to 1.6%. با کوچک‌شدن ابعاد ترانزیستور در مقیاس نانومتری، پارامترهای الکتریکی ترانزیستور دچار تغییرات آماری یا تصادفی می‌شوند و از طرفی تخمین دقیق تغییرات این پارامترها توسط شبیه‌سازهای اتمیستیک بسیار وقت‌گیر و هزینه‌بر است. در این مقاله برای اولین بار از مدل‌های تحلیلی جهت بررسی تأثیر تغییرات آماری فرایند ساخت بر پارامتر تأخیر انتشار یک گیت NAND در فناوری 35 نانومتری CMOS استفاده شده است. به عبارت دیگر با انتخاب دسته مناسبی از پارامترهای مدل تحلیلی، اثر تغییرات آماری بر روی زمان تأخیر انتشار، مورد مدل‌سازی و گسترش قرار گرفته است. همچنین مدل تحلیلی مورد استفاده در برابر تغییرات آماری فرایند ساخت صحت‌سنجی شده و با شبیه‌سازی‌های دقیق اتمیستیک مقایسه گردیده است. اگرچه مقادیر میانگین تأخیر انتشار در اثر انتخاب دسته پارامترهای آماری مختلف، حداکثر خطای 7/8% را در مقایسه با شبیه‌سازی‌های دقیق اتمیستیک ایجاد می‌نماید اما با اعمال رهیافت پیشنهادی می‌توان تا دقت 4/3%، انحراف معیار زمان تأخیر انتشار را در مقایسه با مدل اتمیستیک پیش‌بینی کرد. همچنین با بازتولید نرمال پارامترها، خطای انحراف معیار به 9/9% می‌رسد که در نهایت با پیشنهاد الگوریتم بازتولید نرمال پارامترها با لحاظ ضریب همبستگی، خطای انحراف معیار به 6/1% کاهش می‌یابد. http://ijece.org/ar/Article/Download/28285