مرکز منطقه ای اطلاع رسانی علوم و فناوری فصلنامه مهندسی برق و مهندسی کامپيوتر ايران 16823745 1 2 2003 6 21 A New High Level Model to Check CTL Properties in VHDL Environment يک مدل سطح بالا برای وارسی خواص CTL در طرح توصيف شده توسط VHDL ‌ 92 98 fa بيژن عليزاده زین العابدین نوابی 2003 4 24 This paper describes the use of polynomial integer equations for high level model of digital circuits for property checking formal verification at this level. Most formal verification methods use low-level representations of a design like BDDs. BDD operations are not applicable to a large datapath because of large CPU time and memory usage. In our method, a behavioral state machine is represented by a list of integer equations, and RT level properties are directly applied to this representation. Furthermore, this method is applied to circuits without having to separate their data and control sections. For this implementation, we use a canonical form of integer equations, which simplifies equations instead of solving them. This paper compares our results with those of the VIS verification tool that is a BDD based program در اين مقاله قصد داريم مدل سطح بالايي بر پاية معادلات چندجمله‏اي با متغيرهاي صحيح ارائه دهيم كه مناسب براي وارسي خواص بر پاية CTL (Computational Temporal Logic) مي‏باشد. اكثر ابزارهاي وارسي از ساختمان داده‏هاي سطح پاييني مانند BDD استفاده مي‏كنند و اين ساختمان داده‏ها به علت نياز به حافظه زياد، قابل اعمال به بخش مسير داده از يك طرح نمي‏باشند، در حالي كه مدل سطح بالاي پيشنهادی در اين مقاله قادر است بخش‏هاي مسير داده و كنترلر را با هم مورد ارزيابي قرار دهد. ضمن اينكه روش پيشنهادي به گونه‏اي است كه نياز به حل صريح معادلات نمي‏باشد و اين كار توسط عمليات جايگزيني و ساده‏سازي انجام مي‏گيرد. در انتها نتايج كارمان با ابزار VIS، بعنوان يك ابزار وارسي بر پاية BDD، مقايسه مي‏گردند. http://ijece.org/ar/Article/Download/27822